無塵室設(shè)備搬運(yùn)搬遷定位-無塵室設(shè)備裝卸捆包
2021-10-24
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亞瑟半導(dǎo)體設(shè)備安裝（上海）有限公司
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無塵室設(shè)備搬運(yùn)搬遷定位-無塵室設(shè)備裝卸精密設(shè)備搬運(yùn)捆包的亞瑟報(bào)道：
在精密設(shè)備搬運(yùn)行業(yè)中，我們看到越來越多的系統(tǒng)示例通過異構(gòu)集成構(gòu)建，利用 2.5D 或 3D 連接。在這次采訪中，imec 高級研究員、研發(fā)副總裁兼 3D 系統(tǒng)集成項(xiàng)目總監(jiān) Eric Beyne 回顧了趨勢并討論了構(gòu)建下一代 3D 片上系統(tǒng)所需的技術(shù)。各級報(bào)告的進(jìn)展將使系統(tǒng)設(shè)計(jì)和開發(fā)進(jìn)入下一個(gè)層次，有望在系統(tǒng)的功率-性能-面積-成本 (PPAC) 指標(biāo)中獲得巨大回報(bào)。精密設(shè)備搬運(yùn)：“通過技術(shù)、材料和設(shè)備架構(gòu)的創(chuàng)新，傳統(tǒng) CMOS 技術(shù)的擴(kuò)展——導(dǎo)致單片 CMOS 單芯片片上系統(tǒng) (SOC)——將持續(xù)到下一個(gè)十年。CMOS 縮放越來越多地得到設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 的補(bǔ)充，以提高系統(tǒng)的功率、性能、面積和成本 (PPAC)。但隨著成本和技術(shù)復(fù)雜性的增加，這些方法不再能在系統(tǒng)級提供足夠的收益。對于受到所謂內(nèi)存墻挑戰(zhàn)的數(shù)據(jù)密集型高性能應(yīng)用程序尤其如此，即無法足夠快地訪問數(shù)據(jù)。精密設(shè)備搬運(yùn)為了進(jìn)一步優(yōu)化系統(tǒng)的 PPAC 指標(biāo)，半導(dǎo)體行業(yè)越來越關(guān)注多芯片異構(gòu)集成解決方案。精密設(shè)備搬運(yùn)按照這種方法，可以單獨(dú)優(yōu)化芯片上的不同功能（使用不同的（節(jié)點(diǎn)）技術(shù)），并且可以在系統(tǒng)的子組件之間實(shí)現(xiàn)更短和更快的連接。“異構(gòu)”實(shí)現(xiàn)（例如高帶寬存儲器 (HBM)）主要依賴于 2.5 或 3D 小芯片方法，涉及單獨(dú)設(shè)計(jì)和處理的小芯片芯片。Die-to-die 通信主要使用標(biāo)準(zhǔn)化接口物理層 (PHY) IP 塊實(shí)現(xiàn)，將應(yīng)用限制為延遲容忍功能，例如最后一級內(nèi)存緩存。精密設(shè)備搬運(yùn)盡管小芯片方法顯著拓寬了異構(gòu)系統(tǒng)集成的范圍，但我們將見證不再需要中間接口 PHY 層的真正 3D-SoC 設(shè)計(jì)的演變。這些 3D SoC 將通過巧妙地協(xié)同設(shè)計(jì)不同的 3D 分區(qū)和實(shí)現(xiàn)直接的裸片到裸片 3D 互連來實(shí)現(xiàn)。”精密設(shè)備搬運(yùn)實(shí)現(xiàn) 3D SoC 需要重新設(shè)計(jì)系統(tǒng)架構(gòu)，需要電子設(shè)計(jì)自動(dòng)化 (EDA) 工具的創(chuàng)新，以在一個(gè)視圖中實(shí)現(xiàn)不同設(shè)備的協(xié)同設(shè)計(jì)。精密設(shè)備搬運(yùn)在這種情況下，imec 與其 EDA 軟件合作伙伴合作開發(fā)用于自動(dòng)網(wǎng)表分區(qū)和 3D 路徑優(yōu)化的解決方案。在這種情況下，我們最近報(bào)告了與 Cadence 合作開發(fā)的新 3D 設(shè)計(jì)流程。該軟件有助于預(yù)測提議的 3D 分區(qū)是否會產(chǎn)生強(qiáng)大且功能齊全的 3D SoC，從而使異構(gòu)集成更接近工業(yè)現(xiàn)實(shí)精密設(shè)備搬運(yùn)其他貢獻(xiàn)來自 3D 集成技術(shù)開發(fā)——3D SoC 的關(guān)鍵推動(dòng)因素。我們與材料和設(shè)備供應(yīng)商一起開發(fā)了各種 3D 互連技術(shù)，涵蓋從毫米（封裝堆疊）到小于 100 納米（晶體管堆疊）的廣泛互連間距。我們開發(fā)了冷卻解決方案（例如基于沖擊的冷卻），以更有效地處理越來越密集的高性能片上系統(tǒng)中不斷增加的功率。”背面供電 (BSPD) 是另一項(xiàng)有前途的技術(shù)發(fā)展，可以幫助實(shí)現(xiàn)高性能應(yīng)用的 3D SoC精密設(shè)備搬運(yùn)在 BSPD 網(wǎng)絡(luò) (BSPDN) 中，從邏輯芯片的正面到背面去除了功率傳輸和功率轉(zhuǎn)換——到目前為止，它僅用作載體。因此，可以通過減薄的背面直接向高級微處理器核心芯片供電，而無需通過更高電阻的正面。這可以放寬對 IC 系統(tǒng)電源的要求，這些要求越來越受到功率密度、縮放晶體管的較低電源電壓（因此，更大的電流）以及激進(jìn)的 IR 壓降的挑戰(zhàn)。我們的一個(gè)合作伙伴最近宣布將在其未來的技術(shù)節(jié)點(diǎn)芯片之一中實(shí)施 BSPDN 概念。精密設(shè)備搬運(yùn)我們現(xiàn)在可以設(shè)想一個(gè)多核處理器，它由一個(gè)內(nèi)存緩存晶圓組成，使用細(xì)間距晶圓到晶圓鍵合堆疊在高級微處理器核心邏輯晶圓的頂部。電源通過 BSPDN 直接提供給核心邏輯晶體管。這種邏輯上的存儲器結(jié)構(gòu)隨后可以堆疊到包含內(nèi)部和外部互連的第三個(gè)芯片上——使用較舊的技術(shù)節(jié)點(diǎn)進(jìn)行了優(yōu)化。”
